AlphaChips

Initial Design Review Meeting

     1. 시점
         - 개발 심의 회의 승인 후
    2. 주요 검토 항목
         1) Design Methodology 결정: TDD, Physical Synthesis, Trial Layout
         2) Business Model 결정: Level 1.0~3.0
         3) 개발 일정 검토
         4) Test Issue 사항 검토 (ex.: Analog IP Test 등)
         5) QA Issue 사항 검토 (ex.: Qual Test Board 등)
    3. 참석자
         - End-Customer(설계자), 영업, Front-end Engineer (알파칩스), IP 개발자 (삼성)
    4. 결과물
         - Initial Design Review Sheet & 회의록

Feasibility Study

     1.시점
        - 초기 설계 단계
    2. 주요 검토 항목
         1) Design 환경 Set-up: D/K Release, Special Cell 개발 의뢰, GCM Code 채번
         2) Library 선택 및 Design Specification 검토
              - Generic or Low Power Process, Commercial or Industrial
         3) Power 소모 검토
              - Low Power Design (Power Synthesis, Clock Scheme, Voltage Review)
         4) Pin file 검토
              - Power Pad 개수 및 Power Consumption 검토
              - Application Specific I/O ( I/O Specification Decision)
         5) IP 관련 검토
              - 신규 Analog Core, Digital Core, I/O IP 개발 검토 및 Design Kit 검토
         6) 제품 단가 관련 검토
              - Test Methodology 검토 (Test Time, Tester Selection Guide)
              - High Density SRAM (Repairable Analysis) 등의 Special 요청 사항 검토
              - Yield 개선 사항 검토
         7) Design 과정에서 발생하는 Error 및 Bug에 대한 Analysis
         8) PKG 관련 사항 검토
              - Power Consumption 계산 & PackageGuide
              - BGA Package 의 경우 Special 검토 필요
              - Special Marking 검토

Front-end Design Service

      1. 시점
          1) Level 1.0 Interface : Block Level RTL Coding 시
          2) Level 2.0 Interface : Gate Level Net list 확정 2주 전
      2. Design Service Items

Design Service	항 목	내용
Logic Synthesis	Linting	RTL Code 검토
	Code Coverage	RTL Code Coverage 분석
	Logic Synthesis	RTL-to-Gate Synthesis
Physical Synthesis	Physical Synthesis	PC를 이용한 Physical Optimization
Design for Test	BIST, BIRA	SRAM BIST DK & BIRA 제작
	Scan Stitching	Building Scan Chain, Scan Logic STA
	Scan ATPG	Scan Design Rule Check., ATPG
	JTAG Design	Insertion, Compliance Check, BSR
Timing Closure	CWLM	Customer Wire Load Model
	Reoptimization	PDEF을 이용한 Post-Optimization
	MTTV Repair	Cubic Delay를 이용한 MTTV repairing
Design Verification	Timing Simulation	Gate Level Logic Simulation
	STA	각 Design Step 별 STA
	Equivalence Check	Gate-to-Gate Equivalence Check
Layout Interface	Floorplan Interface	P&R을 위한 Floorplan Information
	CTS Interface	CTS Point 검토 & Spec 결정
	SDF, Netlist Interface	P&R Netlist, SDF 제작
Test Vector	Test Backannotation	Test Vector Backannotation

Pre-Layout Review Meeting

     1. 시점
         - P&R 시작 2일 전
     2. 주요 검토 항목
         1) Pre-Layout Design Review Sheet 검토
         2) DB 검토
              ① Netlist, Cubic Output Files ( *.adv_rpt, *.adv_err, *.adv_warn,*.sa_pin)
              ② Layout Information 검토
                    - Block Diagram
                    - Critical Path, Hard-macro Information
                    - Clock Network Information & CTS Specification : CTS Ignore Point & CTS Net
                    - JTAG Boundary SCAN Information (Optional)
         3) Floorplan Information 검토 (Logical → Physical Structure)
         4) STA Constraint 검토 (Timing Exception Path 포함)
     3. 결과물
         - Pre-Layout Design Review Sheet & 회의록

P&R, Timing Closure

1. 주요 Design Service 항목

항목	내 용
DB 준비	Hard-macro Core Phantom,GDS & CLF File
Floorplan	Initial Layout: Hard-macro Floorplan
CTS	CTS Specification에 따라 Clock Tree Synthesis 수행
Place and Routing	Apollo, Astro, Blast-Fusion 등을 이용한 P&R 수행
RC 추출	Routing 후 Cap File 추출
ECO	Timing Closure를 위한 Engineering Change Order 수행
TDL	Saturn에 의한 Timing Driven Layout (Optional)
MTTV Optimization	Saturn 에 의한 MTTV Optimization

    2. Front-end Engineering 지원 항목
        1) 정확한 CTS Information 을 Back-end Engineer에게 전달
        2) TDL 용 Boundary Condition File 제작
        3) SDF Generation & Cubic Repair & STA Execution & Equivalence Check
        4) JTAG Design 용 BSR List Generation

Post-Design Review Meeting

     1. 시점
         - PG 전
     2. 주요 검토 항목
         1) Post-Layout Design Review Sheet 검토
         2) Test 관련 Issue 검토 (Test Method & Analog Test) & QA 관련 Issue 검토
         3) ER/CS 일정 결정 & FAB Traveller Sheet 발행
         4) 제품규격/조립규격/검사규격 Leaders 등록
         5) DB Backup (Netlist, Cubic Output file, Test Pattern Set)
         6) Fault Coverage 검토
         7) Post-Layout Approval Sheet 입수
     3. 결과물
         - Post-Layout Design Review Sheet & 회의록

Verification & PG

1. 주요 Design Service 항목

항목	내 용	비 고
Multi-Power LVS	Multi-Power Netlist를 이용한 LVS Check
DRC	Physical Design Rule Check
Antenna Check	Antenna Check & Error 발생시 Repair	From STD110
Double VIA	DUO_MAN Utility를 이용한 Double VIA 제작	From STD90
OPC	Optical Proximity 제작	From STD110
Base Layer PG	Base Layer E-Beam File 제작
Mask Tooling	Mask Tooling 신청
Reticle Frame	Reticle Frame 제작
Option Layer PG Out	Option Layer E-beam 제작